極低功耗雙量子比特接口芯片組及測(cè)試環(huán)境

      隨著規(guī)?；孔佑?jì)算研究的不斷深入，可在超低溫環(huán)境下有效工作的量子比特操控與讀出芯片被認(rèn)為是實(shí)現(xiàn)規(guī)?；瘜?shí)用量子計(jì)算機(jī)的關(guān)鍵支撐技術(shù)。該項(xiàng)技術(shù)的核心挑戰(zhàn)是在有限的制冷功率條件下提升量子比特接口芯片的可操控和讀出通道數(shù)，推動(dòng)實(shí)現(xiàn)量子比特的大規(guī)模集成。為攻克這一技術(shù)難題，推進(jìn)量子計(jì)算機(jī)小型化和集成度，研究并突破超低功耗的量子比特接口芯片設(shè)計(jì)技術(shù)具有重大意義。研究團(tuán)隊(duì)在前期CMOS工藝超低溫特性建模、高集成度量子比特控制芯片等研究基礎(chǔ)之上，設(shè)計(jì)出極低功耗的雙量子比特接口芯片組（含完整操控與讀出）。該芯片組基于相位域信號(hào)處理的極化調(diào)制和反射讀出技術(shù)，在3.5K低溫環(huán)境下可以產(chǎn)生雙超導(dǎo)量子比特控制、讀出所需的XY通道任意包絡(luò)脈沖信號(hào)、Z通道偏置信號(hào)和反射讀出激勵(lì)信號(hào)，實(shí)現(xiàn)了基于相位信息的量子比特狀態(tài)檢測(cè)電路，同時(shí)片上集成了時(shí)鐘產(chǎn)生、指令存儲(chǔ)等電路，芯片組功耗相對(duì)于國(guó)際上同類(lèi)研究大幅降低。該芯片在北京量子信息科學(xué)研究院量子計(jì)算云平臺(tái)實(shí)現(xiàn)了對(duì)超導(dǎo)量子比特的有效控制及狀態(tài)讀出。該工作以“A Cryo-CMOS Quantum Computing Unit Interface Chipset in 28nm Bulk CMOS with Phase-Detection based Readout and Phase-Shifter based Pulse Generation”為題發(fā)表在ISSCC‘24。論文[敏感詞]作者為郭衍束博士，團(tuán)隊(duì)的姜漢鈞副教授、李鐵夫副研究員為該項(xiàng)研究工作的主要負(fù)責(zé)人。

所提出“模式分裂”技術(shù)的工作原理以及基于此技術(shù)的多模多核VCO的電路原理圖

所設(shè)計(jì)的超寬帶壓控振蕩器的顯微照片

      應(yīng)用于射頻收發(fā)前端的寬帶毫米波頻段的本地振蕩器對(duì)于5G通信技術(shù)的毫米波應(yīng)用以及高性能雷達(dá)技術(shù)有著重要意義。目前文獻(xiàn)中所報(bào)導(dǎo)的高性能振蕩[敏感詞]多帶寬有限，無(wú)法應(yīng)用于寬帶的通信系統(tǒng)中；同時(shí)，既有的寬帶振蕩器又存在相位噪聲隨帶寬增加而惡化嚴(yán)重的問(wèn)題。以此為出發(fā)點(diǎn)，研究團(tuán)隊(duì)提出了一種基于“模式分裂”技術(shù)的多模多核超寬帶射頻壓控振蕩器。該技術(shù)在傳統(tǒng)的雙核雙模的“8”字型電感拓?fù)浣Y(jié)構(gòu)的基礎(chǔ)上，通過(guò)引入一對(duì)對(duì)稱(chēng)的輔助諧振腔與主諧振腔產(chǎn)生同相或反相磁場(chǎng)耦合，不僅產(chǎn)生了四種等效電感，從而將原有的兩種模式分裂成了四種模式，極大地?cái)U(kuò)展了振蕩器的帶寬，而且在不增加面積的情況下額外引入了兩個(gè)核心，相比于傳統(tǒng)的單核結(jié)構(gòu)降低了6dB的相位噪聲。所提出的多模多核寬帶振蕩器可以覆蓋13.7至41.5GHz的基頻范圍，即101%的分?jǐn)?shù)帶寬，同時(shí)在10MHz處頻偏處的峰值FoM及FoMT分別達(dá)到了194.0至214.1dBc/Hz。值得說(shuō)明的是，該芯片是[敏感詞]顆同時(shí)達(dá)到100%以上分?jǐn)?shù)帶寬及高于210dBc/Hz FoMT的寬帶振蕩器，具有[敏感詞]的性能。該工作以“A 13.7-to-41.5GHz 214.1dBc/Hz FoMT Quad-Core Quad-Mode VCO Using an Oscillation-Mode-Splitting Technique”為題發(fā)表在ISSCC’24。集成電路學(xué)院本科生葛桓羽為論文[敏感詞]作者，團(tuán)隊(duì)的賈海昆副教授為論文通訊作者。

基于電壓模相位插值器的超低電壓混合型分?jǐn)?shù)鎖相環(huán)架構(gòu)

鎖相環(huán)芯片顯微照片

      低電壓鎖相環(huán)對(duì)實(shí)現(xiàn)低功耗數(shù)字系統(tǒng)的動(dòng)態(tài)電壓調(diào)整以及物聯(lián)網(wǎng)設(shè)備的無(wú)線(xiàn)能量收集供電具有重要的意義。整數(shù)型鎖相環(huán)芯片已經(jīng)可以實(shí)現(xiàn)低于0.4V的電源電壓，但是，由于傳統(tǒng)的鑒相器和量化噪聲消除方法的性能在低電壓下受到嚴(yán)重影響，目前報(bào)道的[敏感詞]供電電壓的CMOS分?jǐn)?shù)型鎖相環(huán)采用0.5V電壓供電，且需要內(nèi)置升壓模塊。針對(duì)以上問(wèn)題，研究團(tuán)隊(duì)提出了一種基于電壓模的相位插值器，該方法通過(guò)一個(gè)電阻型數(shù)模轉(zhuǎn)換器（RDAC）在電壓域?qū)崿F(xiàn)量化噪聲補(bǔ)償。由于其量化精度依賴(lài)于無(wú)源元器件（電阻）的比例，其在0.5V電源電壓并考慮PVT變化的條件下實(shí)現(xiàn)了<0.15 LSB的線(xiàn)性度，且無(wú)需進(jìn)行增益和線(xiàn)性度的校準(zhǔn)?；谠撾妷耗Ｏ辔徊逯灯饕约皶r(shí)鐘交織的觸發(fā)器型鑒相器（TI-FFPD），團(tuán)隊(duì)在28nm CMOS工藝下實(shí)現(xiàn)了一款工作在2.4GHz的無(wú)偏置電流的混合型分?jǐn)?shù)鎖相環(huán)。該鎖相環(huán)在0.45V電壓下實(shí)現(xiàn)了小于600fs的積分抖動(dòng)以及-57dBc的最差雜散，功耗為0.72mW，且無(wú)內(nèi)置升壓模塊。該工作以“A 0.45V 0.72mW 2.4GHz Bias-Current-Free Fractional-N Hybrid PLL Using a Voltage-Mode Phase Interpolator in 28nm CMOS”為題發(fā)表在ISSCC’24。集成電路學(xué)院博士研究生馮禮群為論文[敏感詞]作者，團(tuán)隊(duì)的李宇根教授為論文通訊作者。