電子資訊

分享半導(dǎo)體行業(yè)媒體最新資訊，開展行業(yè)的技術(shù)交流、思想碰撞、信息互換、資料查詢等，以市場趨勢為導(dǎo)向、以客戶滿意為結(jié)果，銳意進(jìn)取持續(xù)發(fā)展。

更新日期： 2024-08-21
瀏覽次數(shù)： 1506

在全球科技飛速發(fā)展的背景下，RISC-V與人工智能（AI）的結(jié)合成為了業(yè)內(nèi)關(guān)注的焦點(diǎn)，8月19日，第四屆滴水湖中國RISC-V產(chǎn)業(yè)論壇在上海臨港滴水湖畔召開，北京大學(xué)講席教授、RISC-V國際基金會人工智能與機(jī)器學(xué)習(xí)專委會主席謝濤發(fā)表了《萬物智聯(lián)時代RISC-V+AI之路》演講，分析了RISC-V與AI技術(shù)的結(jié)合及其發(fā)……

查看詳情 >>

晶圓測試與芯片測試有什么不同？

更新日期： 2024-08-19
瀏覽次數(shù)： 1131

晶圓測試（CP）屬于“晶圓級”工藝，數(shù)千顆甚至數(shù)萬顆裸芯片高度集成于一張晶圓上，對測試作業(yè)的潔凈等級、作業(yè)的精細(xì)程度、大數(shù)據(jù)的分析能力等要求較高，因此技術(shù)實(shí)力較強(qiáng)的測試廠商通過精益生產(chǎn)能夠?qū)崿F(xiàn)更好的效益，拉開與其他對手的差距。

查看詳情 >>

先進(jìn)封裝技術(shù)CoWoS分享紀(jì)要

更新日期： 2024-08-16
瀏覽次數(shù)： 1563

臺積電的CoWoS（Chip On Wafer On Substrate）技術(shù)是一種先進(jìn)的半導(dǎo)體封裝技術(shù)，旨在提升集成電路的性能、減小封裝尺寸，并有效降低功耗。CoWoS技術(shù)通過在一個硅中介層（Interposer）上集成多個芯片（或芯片組），形成一個高性能的封裝解決方案。該技術(shù)主要應(yīng)用于需要高帶寬和低延遲的高性能計(jì)算……

查看詳情 >>

Semicon半導(dǎo)體工藝：干法刻蝕與濕法刻蝕的區(qū)別和特點(diǎn)

更新日期： 2024-08-16
瀏覽次數(shù)： 1748

半導(dǎo)體制造工藝中的刻蝕是利用物理和(/或)化學(xué)方法有選擇性地從晶圓表面去除不必要材料的過程?？涛g工藝通常位于光刻工藝之后，利用刻蝕工藝對定義圖形的光阻層侵蝕少而對目標(biāo)材料侵蝕大的特點(diǎn)，從而完成圖形轉(zhuǎn)移的工藝步驟?？涛g工藝主要分為干法和濕法兩種。

查看詳情 >>

3納米制程芯片為什么需要EUV光刻機(jī)和多重曝光技術(shù)？

更新日期： 2024-08-16
瀏覽次數(shù)： 1474

晶圓制造工藝是一個非常復(fù)雜的過程，特別是在3納米制程中，挑戰(zhàn)會更加顯著。讓我們一步步來理解EUV（極紫外光刻）多重圖案（Multi-Patterning）技術(shù)在實(shí)現(xiàn)圖案分辨率時所面臨的挑戰(zhàn)。

查看詳情 >>

晶圓制造中的“鳥喙效應(yīng)”（bird beak）

更新日期： 2024-08-16
瀏覽次數(shù)： 1439

集成電路采用LOCOS（Local Oxidation of Silicon）工藝時會出現(xiàn)“鳥喙效應(yīng)”（bird beak），這是一種在氧化硅生長過程中，由于氧化物側(cè)向擴(kuò)展引起的現(xiàn)象。

查看詳情 >>

第三代半導(dǎo)體碳化硅襯底分類、技術(shù)指標(biāo)、生長工藝、產(chǎn)業(yè)鏈、下游應(yīng)用等解析

更新日期： 2024-08-15
瀏覽次數(shù)： 1414

根據(jù)《中國戰(zhàn)略性新興產(chǎn)業(yè)：新材料(第三代半導(dǎo)體材料)》，與硅相比，碳化硅擁有更為優(yōu)越的電氣特性:

查看詳情 >>

晶圓背面二氧化硅邊緣腐蝕的原因

更新日期： 2024-08-15
瀏覽次數(shù)： 1536

在集成電路生產(chǎn)過程中，晶圓背面二氧化硅邊緣腐蝕現(xiàn)象是一個常見但復(fù)雜的問題。每個環(huán)節(jié)都有可能成為晶圓背面二氧化硅邊緣腐蝕的誘因，因此需要在生產(chǎn)中嚴(yán)格控制每個工藝參數(shù)，尤其是對邊緣區(qū)域的處理，以減少這種現(xiàn)象的發(fā)生。

查看詳情 >>